比利时imec首次展示0.7nm A7节点功能性单片CFET器件

比利时微电子研究中心在2024IEEEVLSI技术与电路研讨会(2024VLSI)上首次展示了具有堆叠底部和顶部源极/漏极触点的CMOS CFET器件.虽然结果是两个触点利用正面光刻技术获得的,但imec还展示了将底部触点转移至晶圆背面的可行性--这样可将顶部器件的存活率从11%提升至79%.

imec的逻辑技术路线图计划在A7节点引入CFET技术,结合先进布线技术,有望将标准单元高度降至4T或更低,且不牺牲性能.

首次展示的具有顶部和底部触点的功能单片CMOS CFET器件,栅极长度为18nm,栅极间距为60nm,n型和p型之间的垂直间距为50nm,包括两个CFET特定模块：中间电介质隔离(MDI)以及堆叠的底部和顶部触点.

MDI模块能够隔离顶栅和底栅,区分n型和p型器件的阈值电压设置,并允许内部间隔物的共集成.

第二个关键模块是堆叠源极/漏极底部和顶部触点的形成,它们通过介电隔离垂直分隔.关键步骤是底部触点金属填充和蚀刻,以及随后的介电填充和蚀刻--所有这些都在与MDI堆栈相同的狭小空间内完成.

Naoto Horiguchi认为,在从正面开发底部触点时,遇到了很多挑战,可能影响底部触点电阻,并限制顶部器件工艺窗口.imec表示,尽管仍使用晶圆键合和减薄等额外工艺,这一设计是可行的,这使得晶圆背面底部接触结构成为对业界来说具有强大吸引力的选择.目前正在进行研究以确定最佳触点布线方法.